Artikel-ID: 000080667 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 16.03.2021

Warum bleibt die Ausgabe von Intel® Stratix® 10 CIC Intel® FPGA IP Core für Intel® Quartus® Prime Pro Edition Softwareversion 18.1 Software-generiertes Beispieldesign in der Simulation bei 0 hängen?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • CIC Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems mit dem Intel® Stratix® 10 CIC-Intel® FPGA IP in Intel® Quartus® Software Prime Pro Edition Version 18.1 kann es vorkommen, dass die Ausgabe dieser IP in der Simulation bei 0 hängen bleibt, wenn die IP mit dem Filtertyp Dezimator konfiguriert ist und die Funktion "Variablen Ratenänderungsfaktor aktivieren" aktiviert ist.

    Lösung

    Um dieses Problem zu umgehen, ändern Sie die in cic_ii_0_example_design_tb_input.txt im test_data Verzeichnis eingegebenen Rohdaten in das folgende Format:

    Daten1, Faktor1

    Daten2, Faktor2

    ...

    Zum Beispiel:

    0,8

    16,8

    ...

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    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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