Artikel-ID: 000080665 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 21.03.2019

Wie stelle ich den AIB-Takt (Advance Interface Bus) mit einem IOPLL oder einem nativen PHY im PLL-Modus für die E-tile Hard IP for Ethernet Stratix® 10 FPGA bereit?

Umgebung

    Intel® Quartus® Prime Pro Edition
    E-tile Hard IP für Ethernet Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Aufgrund einer Einschränkung in der aktuellen Version des E-Tile Hard IP for Ethernet Stratix® 10 FPGA IP kann eine externe Taktquelle nicht als Eingang zur Bereitstellung für den AIB-Takt verwendet werden.

Lösung

Diese Funktion soll zu einer zukünftigen Version der Quartus® Prime-Software hinzugefügt werden.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® Stratix® 10 FPGAs und SoC FPGAs

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