Artikel-ID: 000080661 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 24.06.2019

Error(16186): Kann die Oberste Benutzerhierarchie nicht ausführen: "VHDL info at pcie_example_design.vhd(1337): back to vhdl to continue elaboration" (VHDL-Info bei pcie_example_design.vhd(1337): zurück zu vhdl, um die Ausarbeitung fortzuse...

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Avalon-ST Intel® Stratix® 10 Hard IP für PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Stratix® 10 Avalon® -ST Hard IP for PCIe* Design Example Version 18.1 können Sie diesen Fehler beobachten, wenn die Option "Generate HDL format" (HDL-Format generieren) auf VHDL gesetzt ist.
     

    Lösung

    Um dieses Problem in der Intel® Quartus® Prime Pro Edition Software Version 18.1 zu beheben, setzen Sie die Option "HDL-Format generieren" auf Verilog. Dieses Problem wurde ab der Intel® Quartus® Prime Pro Edition Softwareversion 19.1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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