Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 18.1 und früher wird möglicherweise das HDL-codierte Ramstyle-Attribut angezeigt, das im Synthesebericht, Processing > Compilation Report > Synthesis > Source Assignments > Ignored Source Level Assignment (Zuweisung auf Quellebene) berichtet wird.
Dies geschieht, wenn das ramstyle-Attribut in Verilog HDL- oder VHDL-Code für Ihr Design geschrieben wird, wie unten beschrieben.
Verilog: (* ramstyle = "M20K" *) reg [<msb>:<lsb>] <variable_name>[<msb>:<lsb>];
VHDL: Attribut ramstyle : Zeichenfolge;
Attribut-Ramstyle von <Objekt> : <object_class> ist <string_value>;
Es ist sicher, den Bericht für "Ignored Source Level Assignments" für "ramstyle" zu ignorieren. Der RAM wird in Fitter weiterhin korrekt implementiert. Es wird im Fitter-Bericht unter Fitter -> Place Stage -> RAM-Zusammenfassungsbericht angezeigt.
Dieses Problem wurde ab Version 21.1 der Quartus® Prime Pro Edition Software behoben.