Beschreibung
Im Komponenten-Editor des Platform Designers (Standard) sehen Sie möglicherweise, dass nach dem Ausführen von Analyse Synthesis Files nicht alle Ein- und Ausgänge hinzugefügt wurden. Dies tritt auf, wenn es sich bei den E/A um VHDL-Typen wie Bit, std_ulogic oder benutzerdefinierte Typen handelt
Lösung
Um diese Einschränkung zu umgehen, fügen Sie die Ports entweder manuell zu Ihrer Komponente hinzu, oder verwenden Sie std_logic Typ IO.