Im Komponenten-Editor von Platform Designer kann dieser Fehler angezeigt werden, wenn Sie Analysesynthesedateien ausführen und Ihre Datei Ein- oder Ausgänge mit VHDL-Typen wie Bit, std_ulogic oder einem benutzerdefinierten Typ enthält.
Um diesen Fehler zu vermeiden, verwenden Sie entweder die Typen std_logic oder std_logic_vector für Ihre Ports oder geben Sie die Schnittstellensignale manuell ein.
Dieser Fehler soll in einer zukünftigen Version der Quartus® Prime Pro Edition-Software behoben werden.