Artikel-ID: 000080607 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 13.04.2017

Warum gibt es eine nicht trainierte Uhr, altera_dual_boot: dual_boot_0|alt_dual_boot_avmm: alt_dual_boot_avmm_comp|alt_dual_boot: alt_dual_boot|ru_clk?

Umgebung

    Intel® Quartus® Prime Standard Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems in der Quartus® Prime Standard Edition Software Version 15.1 sehen Sie diese Warnmeldung möglicherweise im TimeQuest Timing Analyzer, wenn Sie die Altera Dual Configuration IP verwenden. Dieses Problem tritt beim Design auf MAX® 10 Geräte auf.

 

 

Lösung

Um dieses Problem zu umgehen, wenden Sie die folgende Einschränkung in der sDC-Datei an

create_generated_clock -name {ru_clk} -source [get_ports {clk}] -divide_by 2 -master_clock {clk} [get_registers {*ru_clk}]

Dieses Problem wird ab der Intel® Quartus® Prime Standard Edition Software Version 16.0 behoben.

 

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® MAX® 10 FPGAs

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