Beschreibung
Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software wird dieser Fehler möglicherweise beim Erstellen eines Designs angezeigt, das die Avalon®-ST Credit Pipeline IP umfasst. Der Fehler tritt auf, wenn "Leere verwenden", "Kanal verwenden" oder "Fehler verwenden" deaktiviert sind und die zugehörige Portbreite nicht auf 1 eingestellt ist. Dieses Problem betrifft auch nur Platform Designer-Systeme, die in VHDL generiert werden.
Lösung
Um dieses Problem zu umgehen, generieren Sie entweder das Platform Designer-System in Verilog HDL oder stellen Sie sicher, dass die Breite des nicht verwendeten Ports auf 1 gesetzt ist.
Dieses Problem wurde ab Version 20.2 der Intel® Quartus® Prime Pro Edition Software behoben.