Artikel-ID: 000080570 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 01.01.2015

Was kann dazu führen, dass die fPLLs in Stratix V-, Arria V- oder Cyclone V-Geräten nicht korrekt funktionieren?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Die fPLLs in Stratix® V-, Arria® V- und Cyclone® V-Geräten erfordern, dass die RREF-Pins über einen Präzisions-Widerstand an GND angeschlossen werden, um ordnungsgemäß zu funktionieren.  Wenn die RREF-Pin(en) direkt mit GND verbunden sind oder links floating sind, können einige oder alle fPLLs nicht funktionieren.

Lösung

In den Richtlinien für die Geräte-Pin-Verbindung für das Gerät, das Sie verwenden, finden Sie spezielle Anleitungen zum Verbinden der RREF-Pins.

Sie können sich auch auf mögliche Ursachen für PLL-Lock-Verlust beziehen.

 

Zugehörige Produkte

Dieser Artikel bezieht sich auf 15 Produkte

Arria® V ST SoC-FPGA
Arria® V SX SoC-FPGA
เอฟพีจีเอ Stratix® V E
Cyclone® V SX SoC-FPGA
เอฟพีจีเอ Stratix® V GX
เอฟพีจีเอ Cyclone® V E
เอฟพีจีเอ Stratix® V GS
เอฟพีจีเอ Stratix® V GT
Cyclone® V ST SoC-FPGA
เอฟพีจีเอ Cyclone® V GT
เอฟพีจีเอ Arria® V GT
เอฟพีจีเอ Cyclone® V GX
เอฟพีจีเอ Arria® V GX
เอฟพีจีเอ Arria® V GZ
Cyclone® V SE SoC-FPGA

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