Dieser Fehler tritt bei Verilog HDL-Designs auf, wenn Sie die Art der Verilog-2001-Port-Deklaration verwenden, die den Port-Typ und die Breite definiert, und dann den reg-Datentyp im Modulkörper neu festlegen.
Ab Version 5.0 der Quartus® II Software enthält der Compiler Verilog-2001-Prüfungen, die in früheren Versionen nicht erzwungen wurden. Um dieses Problem zu beheben, verwenden Sie die Deklaration im Modulkörper. Ports müssen in der Verilog 2001-Liste der Ports-Deklaration vollständig angegeben werden, einschließlich ggf. der Richtung, Breite, des Netz- oder Variablentyps und ob der Port vorsigniert oder nicht unterzeichnet ist. Alternativ können Sie die Art der Port-Deklarationen Verilog-1995 verwenden, die nur den Port-Namen definiert und eine separate Zeile benötigt, um den Port-Typ und die Breite zu definieren.
Sie können zum Beispiel diesen Verilog-2001 Port Deklarationsstil verwenden:
module module_name ( input reg[63:0] input_port_name, output reg output_port_name, ... );
Alternativ können Sie dieses Verilog-1995 Port-Deklarations-Format verwenden:
module module_name ( input_port_name, output_port_name, ... ); input reg[63:0] input_port_name, output reg output_port_name, ...