Artikel-ID: 000080547 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 15.03.2013

Keine 28-nm-Geräteunterstützung für 10G Soft-XAUI Designbeispiel

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Das 10G-Soft-XAUI-Design für den Stratix V PCI Express (PCIe) Das Entwicklungskit kann den Entwicklungsprozess nicht abschließen, wenn Pin-Zuweisungen an der Hochgeschwindigkeits-Mezzanine-Karte (HSMC) Port A sind über die Transceiver-Kanäle 0, 2, 3 und 4.

Das 10G XAUI Hardware-Design kann nicht für die Stratix V SI Entwicklungskit, da das Design nicht mit einer Schnittstelle verbunden werden kann dem externen Tester.

Das 10G-XAUI-Design kann die Zeitablaufanalyse nicht erfüllen für das Cyclone V PCIe Entwicklungskit in der Quartus Software.

Dieses Problem betrifft die 10G-Ethernet-12.1-Designs in der Cyclone V und Stratix V 28nm Geräte.

Lösung

Für dieses Problem gibt es keine Problemumgehung.

Dieses Problem wird in einer zukünftigen ACDS-Version behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

Cyclone® V FPGAs und SoC FPGAs
Stratix® V FPGAs

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