Artikel-ID: 000080537 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 23.11.2011

Simulationsfehler QDR II und QDR II SRAM Controller mit UniPHY

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Inkonsistenz zwischen Moduldefinition und Instanziierung kann dazu führen, dass einige Simulatoren eine Fehlermeldung erzeugen.

    Lösung

    Die Problemumgehung bei diesem Problem besteht darin, die Dateien und clock_pair_generator_config.v die oct_control.v Dateien manuell zu bearbeiten. und entfernen Sie wie unten beschrieben spezifische Port-Namen von jedem.

    Zu entfernenden Port-Namen aus clock_pair_generator_config.v

    Datei:

    /rtl/_clock_pair_generator_config.v

    Modul:

    arriaii_pseudo_diff_out

    Instanz:

    pseudo_diffa_0

    Zu entfernenden Port-Namen:

    .dtc .dtcbar .oebout .oeout .dtcin .oein

    Aus oct_control.v zu entfernenden Port-Namen

    Datei:

    /rtl/_oct_control.v

    Modul:

    arriaii_termination_logic

    Instanz:

    sd2a_0

    Zu entfernenden Port-Namen:

    .scanout .s2pload .scanclk .scannbar .scanin .serdata

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