Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 19.3 und früher können Sie die Synthese-Fehlermeldungen unten sehen, wenn Sie ein Design migrieren, das zwei oder mehr DSP-Blocks von einem Intel® Stratix® 10 Gerät auf ein Intel Agilex® 7 Gerät enthält. Dieser Fehler tritt nur in VHDL auf, aber nicht in Verilog HDL.
Error(17900): Um die Chainadder-Funktion korrekt zu aktivieren, muss PORT CHAININ für DSP-Block " | _DSP0" vom CHAINOUT-Port des vorherigen DSP-Blocks verbunden sein.
Fehler(17860): Die Breite des Ports CHAININ für DSP-BlockWYG primitive "|_DSP0" sollte 64 Bits betragen, wenn der Parameter use_chainadder auf "true" gesetzt ist.
Die Synthese interpretiert die Kettenausbreite der DSP-Blöcke fälschlicherweise mit 0. Sie müssen sie möglicherweise entsprechend Ihrer Designanforderung ändern.
Um dieses Problem zu umgehen, können Sie auf die Synthese-Fehlermeldung doppelklicken und den DSP-Block manuell ändern, indem Sie die CHAINOUT-Portbreite für das Intel Agilex® Gerät hinzufügen.
Weitere Informationen finden Sie im folgenden Codebeispiel:
ALLGEMEINE KARTE (
operation_mode => "m27x27",
clear_type => "sclr",
...
chain_inout_width = > < basierend auf Ihrem Designwert> = Diesen Code hinzufügen
output_clken = > "1"
)
PORT-KARTE (
clk => clk,
...
chainout => ... – Stellen Sie sicher, dass dieser Port hier ist, bevor Sie den oben genannten Code hinzufügen.
);
Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Software Version 21.3 behoben.