Beschreibung
Aufgrund eines Problems in der Quartus® Prime Pro Edition-Softwareversion 18.1 und früher zeigt Timing Analyzer den RSKM-Wert nicht an, wenn externe PLL RX LVDS Serdes FPGA IP in Ihrem Design verwendet wurden. Dieses Problem tritt auf, wenn die PLL RX LVDS Serdes FPGA IP in einer generate-Anweisung instanziiert wird.
Lösung
Um dieses Problem zu umgehen, gehen Sie wie folgt vor:
- Entfernen Sie -nowarn aus Zeile 400 sdc_util.tcl in <project_directory>\ip\ed_synth\<project_name>\altera_lvds_core20_<version>\synth.
- Vermeiden Sie die Verwendung der Anweisung "generate" für die LVDS-Serdes-FPGA IP-Instanziierung im Verilog/VHDL-Code.
Dieses Problem wurde ab Version 19.1 der Quartus® Prime Pro Edition Software behoben.