Aufgrund eines Problems in DSP Builder für FPGAs Version 18.1 Update 2 und früher kann dieser Fehler auftreten, wenn Ihr Design HDL-Import-Subsysteme enthält. Subsysteme werden alphabetisch verarbeitet: Der Fehler tritt auf, wenn ein HDL-Import-Subsystem alphabetisch das letzte Subsystem im Entwurf ist.
Um dieses Problem zu umgehen, erstellen Sie ein geplantes Subsystem ohne intenale Hierarchie und einen Namen, der alphabetisch später als das HDL-Import-Subsystem steht. Es ist wichtig, dass das Problemumgehungs-Subsystem keine interne Hierarchie hat, da Subsysteme mit interner Hierarchie umbenannt werden, wenn die Systemhierarchie reduziert wird.
Dieses Problem soll in einer zukünftigen Version von DSP Builder for Intel® FPGAs behoben werden.