Artikel-ID: 000080451 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 14.02.2019

Warum schlägt die PLL-Simulation mit dem Verilog HDL-Simulationsmodell für Intel® Cyclone® 10 LP-Gerät fehl?

Umgebung

  • Intel® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Das Verilog HDL-Simulationsmodell für IOPLL IP für Intel® Cyclone® 10 LP-Geräte wird in der Intel® Quartus® Prime Standard Edition Softwareversion 17.1 und früher nicht unterstützt. Sie werden sehen, dass die IOPLL-Ausgabetakte nicht umschalten.

    Lösung

    Um die IOPLL-IP für Intel® Cyclone® LP-Geräte zu simulieren, verwenden Sie entweder das VHDL-Simulationsmodell in 17.1 oder das Verilog HDL-Modell in der Intel® Quartus® Prime Standard Edition SoftwareVersion 18.0 oder neuer.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Cyclone® 10 Düşük Güç FPGA

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.