Aufgrund eines Problems im AN830: Intel® FPGA Triple-Speed Ethernet und On-Board PHY Chip Reference Design, das mit Intel® Quartus® Prime Pro Edition Software Version 17.1 generiert wurde, Intel® FPGA Triple-Speed Ethernet IP-Core keine automatische Absprache mit Dem Link-Partner bei 10 Mbit/s und 100 Mbit/s durchführt.
Dies liegt daran, dass Intel® Stratix® 10 GX Signal Integrity Development Kit Board auf dem Board des Marvell* 88E1111 PHY-Chips während der automatischen Absprache mit dem Verbindungspartner nicht richtig konfiguriert ist, um für die Geschwindigkeit 10 Mbit/s und 100 Mbit/s zu werben.
Um diesen Fehler zu vermeiden, muss tse_marvel_phy.tcl-Skript , das sich in /sc_tcl des Referenzdesigns befindet, mit den folgenden Designänderungen geändert werden.
Fügen Sie die folgenden Zeilen innerhalb der Standardbedingung {} in Zeile 131 des Skripts tse_marvel_phy.tcl ein:
wenn { $PHY_COPPER_DUPLEX == 1} {
setzen Sie quad_phy_register_value_temp [expr {$quad_phy_register_value_temp | 0x0140}];
setzt "Werbung für PHY 100BASE-TX & 10BASE-TX Vollduplex";
} else {
setzen Sie quad_phy_register_value_temp [expr {$quad_phy_register_value_temp | 0x00A0}];
setzt "Advertise PHY 100BASE-TX &10BASE-TX Half Duplex";
}
Dieses Problem wird voraussichtlich in einer zukünftigen Version von AN 830: Intel® FPGA Triple-Speed Ethernet und On-Board PHY Chip Reference Design behoben.