Artikel-ID: 000080433 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 08.07.2019

Warum sendet das 25G-Ethernet-Intel® FPGA IP falschen Datenverkehr, wenn entweder TX Start of Packet (SOP) oder End of Packet (EOP) im selben Zyklus bestätigt werden, das gültige Signal wurde nicht bestätigt?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • 25G Ethernet Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems mit der Intel® Quartus® Prime Pro Edition Software Version 19.1 Software überträgt der 25G-Ethernet-Intel® FPGA IP mit der auf 3 eingestellten Ready Latency falschen Datenverkehr, wenn entweder TX-Start des Pakets (SOP) oder EOP-Signale (End of Packet) im selben Zyklus bestätigt werden, während das gültige Signal nicht bestätigt wurde.

    Lösung

    Um dieses Problem zu umgehen, bestätigen Sie nur TX Start of Packet (SOP) oder End of Packet (EOP), wenn das gültige Signal bestätigt wird.

    Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Software Version 19.3 behoben.

     

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs
    Intel® Stratix® 10 FPGAs und SoC FPGAs

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