Artikel-ID: 000080421 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 12.06.2019

Warum sehe ich Timing-Verletzungen in den Intel® Stratix® V und Arria® V GZ Geräten, wenn ich die Intel® 50G und 100G Interlaken MegaCore® Function IP verwende?

Umgebung

  • Intel® Quartus® Prime Standard Edition
  • Intel® FPGA IP 100G Interlaken IP-ILKN/100G
  • Intel® FPGA IP 50G Interlaken IP-ILKN/50G
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems mit der intel® 50G und 100G Interlaken MegaCore® Function IP automatisch generierten SDC-Datei, Setup- und Recovery-Timing-Verletzungen sind meine 24 Lane-Konfigurationen mit Datenrate 6,25G in den Intel® Quartus® Prime Standard Versionen 18.1.1 und früher zu sehen.

    Lösung

    Um dieses Problem zu beheben, ersetzen Sie bei Verwendung der Intel® Quartus® Prime Standard Versionen 18.1.1 und früher die automatisch generierte ilk_core.sdc-Datei durch die unten aufgeführte Version.

    ilk_core.sdc

    Dieses Problem wurde ab der Intel® Quartus® Prime Standard Version 19.1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 5 Produkte

    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Arria® V GZ
    Stratix® V FPGAs
    เอฟพีจีเอ Stratix® V GX

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