Artikel-ID: 000080419 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 05.05.2021

Warum wird ein nicht trainierter Taktfehler gemeldet, wenn auf der Intel® Arria® 10-FPGA die Intel® FPGA IP Error Message Register" verwendet wird?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Fehlermeldungs-Registerentlader Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Beim Einsatz der Intel® FPGA IP error message register Intel® FPGA IP auf der Intel® Arria® 10-FPGA wird wie unten gezeigt ein uneingeschränkter Takt gemeldet:

    emr_unloader_component|current_state. STATE_CLOCKHIGH

    Lösung

    Um dieses Problem zu umgehen, generieren Sie Zeitbeschränkungen, einschließlich dem Befehl "create_generated_clock" in der SDC-Datei. Zum Beispiel:

    create_generated_clock -name emr_unloader_STATE_CLOCKHIGH -source [get_nets {* |alt_fault_injection_component|alt_fi_inst|twentynm_oscillator}] [get_keepers {* |emr_unloader_component|current_state. STATE_CLOCKHIGH}]

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    เอฟพีจีเอ Intel® Cyclone® 10 GX
    Intel® Arria® 10 FPGAs und SoC FPGAs

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