Artikel-ID: 000080419 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 05.05.2021

Warum wird ein nicht trainierter Taktfehler gemeldet, wenn auf der Intel® Arria® 10-FPGA die Intel® FPGA IP Error Message Register" verwendet wird?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Fehlermeldungs-Registerentlader Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Beim Einsatz der Intel® FPGA IP error message register Intel® FPGA IP auf der Intel® Arria® 10-FPGA wird wie unten gezeigt ein uneingeschränkter Takt gemeldet:

    emr_unloader_component|current_state. STATE_CLOCKHIGH

    Auflösung

    Um dieses Problem zu umgehen, generieren Sie Zeitbeschränkungen, einschließlich dem Befehl "create_generated_clock" in der SDC-Datei. Zum Beispiel:

    create_generated_clock -name emr_unloader_STATE_CLOCKHIGH -source [get_nets {* |alt_fault_injection_component|alt_fi_inst|twentynm_oscillator}] [get_keepers {* |emr_unloader_component|current_state. STATE_CLOCKHIGH}]

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    เอฟพีจีเอ Intel® Cyclone® 10 GX
    Intel® Arria® 10 FPGAs und SoC FPGAs

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.