Artikel-ID: 000080394 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 15.06.2017

Warum generiert die Altera LVDS SERDES IP im Tx-Modus das VHDL-Simulationsmodell nicht?

Umgebung

    Intel® Quartus® Prime Pro Edition
    LVDS SERDES Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 17.0 und neuer sehen Sie möglicherweise, dass die Altera LVDS SERDES IP nicht generiert werden kann. Dieses Problem tritt auf, wenn sich die IP im Tx-Modus befindet und Sie die VHDL für das Simulationsmodell ausgewählt haben.

Lösung

Um dieses Problem zu umgehen, generieren Sie das Simulationsmodell in Verilog HDL.

Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition Software behoben.

Zugehörige Produkte

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Intel® Arria® 10 FPGAs und SoC FPGAs

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