Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 17.0 und neuer sehen Sie möglicherweise, dass die Altera LVDS SERDES IP nicht generiert werden kann. Dieses Problem tritt auf, wenn sich die IP im Tx-Modus befindet und Sie die VHDL für das Simulationsmodell ausgewählt haben.
Um dieses Problem zu umgehen, generieren Sie das Simulationsmodell in Verilog HDL.
Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition Software behoben.