Artikel-ID: 000080392 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 15.03.2019

Warum werden Verletzungen an meinem PHYLite-Design gehalten?

Umgebung

    Intel® Quartus® Prime Standard Edition
    PHY Lite für parallele Schnittstellen Intel® Stratix® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems in der Quartus® Prime Standard Edition Softwareversion 17.0 Update 2 und früher können Zeitverstöße bei Takten auftreten, die mit Ausgabestift verbunden sind.

Sie werden auch die Warnmeldung unten im Bericht von", die ihnen angezeigt wird, bemerken, um dieses Problem zu bestätigen.

Warnung(332087): Die Master-Taktfrequenz für diese Taktzuweisung konnte nicht abgeleitet werden.  Takt: verbunden ist, wurde nicht erstellt.

Lösung

Um dieses Problem zu beheben, aktualisieren Sie die folgenden zwei Einschränkungen in der PHYLite SDC-Datei .

setzen Sie write_fifo_clk [get_keepers -nowarn ${inst}*|core|arch_inst|group_gen[$i_grp_idx].u_phylite_group_tile_20|lane_gen[*].u_lane*~out_phy_reg]

setzen Sie write_fifo_clk_neg [get_keepers -nowarn ${inst}*|core|arch_inst|group_gen[$i_grp_idx].u_phylite_group_tile_20|lane_gen[*].u_lane*~out_phy_reg__nff]

 

Dieses Problem wurde ab Der Quartus Prime Standard Edition Softwareversion 17.1 behoben

Zugehörige Produkte

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Intel® programmierbare Geräte

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