Artikel-ID: 000080389 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 27.02.2017

Warum gibt es Datenbeschädigungen bei Arria 10 Eingaben mit doppelter Datenrate, obwohl keine Timing-Verletzungen vorliegen?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Das Problem ist auf das Timing-Modell miscor relational in der Quartus® Prime Software Version 16.1 und früher zurückzuführen, was sich auf den Arria® 10 General Purpose Input/Output (GPIO) Double Data Rate Input/Output (DDIO) Input Path auswirkt. Diese Fehlsteuerung verursacht eine falsche Timing-Analyse auf dem Pfad, was dazu führt, dass Timing-Verletzung nicht erfasst und im TimeQuest Timing Analyzer-Bericht gemeldet wird.

    Betroffener Anwendungsfall:

    - Alle Arria 10 VID-Geräte, die den GPIO DDIO Full Rate zu Half Rate Eingabepfad verwenden

    - Alle Arria 10 nicht-VID-Geräte (mit Ausnahme von 10AX115, 10AX090, 10AT115 und 10AT090), die den DDIO-Eingabepfad "Volle Rate" zu "Half Rate" mit "io_48_lvds_tile_edge" in der verwendeten I/O-Bank verwenden.

    Auflösung

    Führen Sie für das betroffene Design, wie im oben genannten Anwendungsfall aufgeführt, die Zeitablaufanalyse mit der Quartus Prime Software Version 17.0 oder neuer erneut aus. Wenn timing-Verletzungen auf DDIO_IN Pfad "Volle Rate" auf "Halbe Rate" beobachtet werden, ändern Sie die Phase der aus PLL generierten Taktfrequenzen und rekompilieren das Projekt

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs

    Disclaimer/Rechtliche Hinweise

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