Artikel-ID: 000080373 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 06.11.2019

Warum sendet die Stratix® 10 Avalon®-MM-Schnittstelle für PCIe* IP mit internem DMA den Lesebewegungsstatus "Done", bevor sie die Datenübertragung abschließt?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Avalon-MM Intel® Stratix® 10 Hard IP für PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Dieses Problem ist auf eine Datenpfad-Race-Bedingung zurückzuführen. Der DMA-Lesemover "Done" Statusaktualisierung und die Fertigstellungsdaten werden intern in zwei (2) verschiedene Pfade/Puffer aufgeteilt. Die Daten benötigen im Vergleich zur Statusaktualisierung einen längeren Weg zum Avalon®-MM-Slave.

    Lösung

    Diese Datenpfad-Race-Bedingung kann in der Simulation leicht beobachtet werden. Der Lesemover "Done"-Status, der einige Taktzyklen vor Abschluss der Datenübertragung gemeldet wird, stellt in realen Hardwaresystemen aufgrund der Latenz jedoch kein Problem dar.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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