Artikel-ID: 000080371 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 08.07.2019

Warum sehe ich Verletzungen der Wiederherstellungszeit von usr_rst_r bis iopll_mac_clk in Intel Agilex® 7 Geräten, wenn ich PAM4-Varianten der Interlaken IP Core (2. Generation) Intel® FPGA IP verwende?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Interlaken (2. Generation) Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems mit der PAM4-Implementierung des Interlaken IP Core (2. Generation) Intel® FPGA IP können Verletzungen des Ablaufs der Wiederherstellungszeit von usr_rst_r bis iopll_mac_clk in Intel Agilex® 7 Geräten in Intel® Quartus® Prime Pro Edition Software v19.2 zu sehen sein. Dieses Problem ist auf ein Modellierungsproblem zurückzuführen, das fälschlicherweise annimmt, usr_rst_r mit dem IOPLL-Referenztakt synchron zu sein. Im IOPLL-Benutzerhandbuch wird angegeben, dass der Reset-Port zum Referenz-Takt verläuft.

     

     

     

    Lösung

    Der Fehler beim Wiederherstellen des Timings von usr_rst_r bis iopll_mac_clk ist falsch und kann sicher ignoriert werden.

    Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe
    Intel® Agilex™ FPGAs und SoC FPGAs

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