Artikel-ID: 000080366 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 16.03.2021

Warum kann das Ethernet Intel® Stratix® 10 FPGA IP-Kern mit niedriger Latenz Intel® Stratix® 10 Gbit/s nicht mit Cadence* NCSim und Xcelium simuliert werden, wenn das RS-FEC aktiviert ist?

Umgebung

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Aufgrund eines Problems mit der geringen Latenz von 100 G Ethernet Intel® Stratix® 10 FPGA IP-Kern im RS-FEC-Modus schlägt die Simulation sowohl im Cadence* NCSim als auch im Xcelium fehl.

Ein ähnlicher Fehler wie der unten gezeigte wird angezeigt:

ncsim: *F, NOSNAP: Snapshot "basic_avl_tb_top" ist in den Bibliotheken nicht vorhanden.

Lösung

Um dieses Problem zu umgehen, verwenden Sie bitte Synopsys* VCSMX oder deaktivieren Sie das RS-FEC.

Dieses Problem wird voraussichtlich nicht in einer zukünftigen Version der Intel® Quartus® Prime Software behoben.

Zugehörige Produkte

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Intel® Stratix® 10 FPGAs und SoC FPGAs

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