Artikel-ID: 000080366 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 16.03.2021

Warum kann das Ethernet Intel® Stratix® 10 FPGA IP-Kern mit niedriger Latenz Intel® Stratix® 10 Gbit/s nicht mit Cadence* NCSim und Xcelium simuliert werden, wenn das RS-FEC aktiviert ist?

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems mit der geringen Latenz von 100 G Ethernet Intel® Stratix® 10 FPGA IP-Kern im RS-FEC-Modus schlägt die Simulation sowohl im Cadence* NCSim als auch im Xcelium fehl.

    Ein ähnlicher Fehler wie der unten gezeigte wird angezeigt:

    ncsim: *F, NOSNAP: Snapshot "basic_avl_tb_top" ist in den Bibliotheken nicht vorhanden.

    Lösung

    Um dieses Problem zu umgehen, verwenden Sie bitte Synopsys* VCSMX oder deaktivieren Sie das RS-FEC.

    Dieses Problem wird voraussichtlich nicht in einer zukünftigen Version der Intel® Quartus® Prime Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.