Artikel-ID: 000080281 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 16.12.2014

VHDL PIPE Simulationsfehler für PCI Express in Stratix IV Geräten

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    PIPE-Simulationen von PCI-Express in Stratix IV-Geräten ausfallen. Eine Dekrephanz zwischen die Definition des eidle_infer_sel Signals im PCI Express IP-Kern und in altpcie_hip_pipen1b_qsys den Fehler verursacht. eidle_infer_sel wird als 12-Bit-Vektor im IP-Kern und 24 definiert Bits in altpcie_hip_pipen1b_qsys.

    Lösung

    Die Problemumgehung besteht darin, im seriellen Modus zu simulieren.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Stratix® IV FPGAs

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