Beschreibung
Wenn Sie die Option External PLL in der Altlvds-Megafunktion in Stratix® III Geräten verwenden, können Sie ein links/rechts-PLL-Setup als reguläres PLL verwenden und die PLL an die Altlvds-Megafunktion anschließen.
Die PLL-Einstellungen werden wie folgt angegeben:
- Parametereinstellungen:
- Wählen Sie den PLL-Typ links/rechts aus
- Wählen Sie den Feedback-Pfad innerhalb der PLL im quellensynchronen Kompensationsmodus aus.
- Clk0: serieller Hochgeschwindigkeits-Takt, der an den rx_inclock oder tx_inclock Port der Altlvds-Megafunktion angeschlossen ist
- Ausgabefrequenz: Datenrate
- Phasenwechsel: -180 Grad
- Arbeitszyklus: 50 %
- Clk1: Load-Enable-Signal, das an den rx_enable oder tx_enable Eingangsport der Altlvds-Megafunktion angeschlossen ist
- Ausgabefrequenz: Datenrate/Deserialisierungsfaktor
- Phasenwechsel: [(Deserialisierungsfaktor – 2)/Deserialisierungsfaktor] * 360 Grad
- Arbeitszyklus: (100/Deserialisierungsfaktor)%
- Clk2: Taktt das Synchronisierungsregister
- Ausgabefrequenz: Datenrate/Deserialisierungsfaktor
- Phasenwechsel: (-180/Deserialisierungsfaktor) Grad
- Arbeitszyklus: 50 %
- Wenn dynamische Phasenausrichtung (Dynamic Phase Alignment, DPA) für den Empfänger verwendet wird:
- Lesen Sie das Whitepaper DPA Circuitry and rx_dpa_locked Signal Behavior in Stratix III Devices (PDF)
- Wählen Sie für die Software Quartus® II 8.0 oder neuer die DPA-Taktfrequenz auf der Altpll-Megafunktion aus. Aktivieren Sie "Diese Takteinstellungen für DPA-Takt verwenden" im Einstellungsregister "Ausgabetakte". Diese Einstellung sollte auf den Ausgabe-Takt angewendet werden, der als serieller Hochgeschwindigkeits-Takt (schnell) verwendet wird. (Siehe Hinweis 1)
- Die Software Quartus II 7.2 SP3 und früher verfügt nicht über das Kontrollkästchen "Diese Takteinstellungen für DPA-Takt verwenden" in der Altpll-Megafunktion. Setzen Sie In der Wrapper-Datei, die für die Altpll-Megafunktion generiert wird, Folgendes ein:
dpa_multiply_by und dpa_divide_by = gleicher Multiplikations-/Divisionsfaktor wie Clk0 (d. h. die DPA-Taktfrequenz ist mit der Datenrate identisch). - Öffnen Sie die VHDL- oder Verilog-Datei der Altpll-Megafunktion.
Wenn Sie z. B. Verilog HDL verwenden, fügen Sie die folgenden 2 Zeilen im Defparam-Abschnitt hinzu. (Werte sind abhängig von der Einstellung altpll/altlvds)
altpll_component.dpa_multiply_by =
altpll_component.dpa_divide_by = - Diese Einstellungen funktionieren für alle Deserialisierungsfaktoren und Datenraten, die in der Altlvds-Megafunktion verfügbar sind.
- Die Verzögerung von der Dateneingabe und LVDS-Ausgabe kann sich zwischen Altlvds mit externer PLL und Altlvds mit internem PLL unterscheiden.
Hinweis 1: Wenn Sie diese Einstellung nicht verwenden, kann folgende Warnung auftreten: DPA-Takt des SERDES-Empfängeratoms "rx_0" wird von PLL "PLL_NAME" mit nicht näher spezifizierten dpa_multiply_by und dpa_divide_by Parametern angetrieben.
Der folgende Fehler kann auch auftreten:
Fehler: Die lvds-Taktfrequenz und die DPA-Taktfrequenz des SERDES-Empfängeratoms "rx_0" müssen gleich sein
