Artikel-ID: 000080226 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 03.02.2013

Fehler: Illegale Beschränkung der DLL auf die Region (X, Y) bis (X, Y): keine gültigen Standorte in der Region

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Möglicherweise tritt der oben beschriebene Fehler beim Kompilieren eines UniPHY-basierten Speichercontrollers in der Quartus® II Version 12.1 auf. Der Fehler tritt auf, da es keine dedizierten Takt-Routing-Ressourcen zwischen den beiden PLLs gibt.

     

    Lösung

    Die Problemumgehung besteht darin, einen Taktpuffer (altclkctrl) zwischen der pll_ref_clk Eingabe und den PLLs einzufügen.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 15 Produkte

    เอฟพีจีเอ Cyclone® V GX
    เอฟพีจีเอ Arria® V GT
    เอฟพีจีเอ Stratix® V E
    Cyclone® V SE SoC-FPGA
    Cyclone® V SX SoC-FPGA
    Cyclone® V ST SoC-FPGA
    เอฟพีจีเอ Stratix® V GX
    Arria® V ST SoC-FPGA
    Arria® V SX SoC-FPGA
    เอฟพีจีเอ Arria® V GX
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Cyclone® V E
    เอฟพีจีเอ Arria® V GZ

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