Artikel-ID: 000080183 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 23.12.2014

Wie stelle ich sicher, dass zwischen den beiden Pins, aus denen eine emulierte LVDS-Ausgabe an MAX V-Geräten besteht, ein niedriges Skew-Verhältnis besteht?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

MAX®-V-Geräte unterstützen emulierte LVDS-Ausgänge mit dem LVDS_E_3R-I/O-Standard.  Wenn der LVDS_E_3R I/O-Standard auf eine Ausgabe angewendet wird, leitet die Quartus® II Software eine invertierte Ausgabe ab, aus der das differentiale Paar besteht.  Das abgeleitete Differentialpaar hat keine eingeschränkte Routingfunktion und kann zwischen den beiden Ausgabestiften eine sehr hohe Schiefe haben.

Lösung

Um sicherzustellen, dass die Quartus II Software ein Routing mit geringem Skew zwischen den beiden Teilen des Differentialpaars verwendet, muss die Ausgabe von einem maxv_io MAXV_IO WYG sein.

Die ALTLVDS_TX Megafunktion umfasst die maxv_io MAXV_IO MAXV_IO, damit alle Ausgänge von einer ALTLVDS_TX Megafunktion automatisch das korrekte Routing verwenden.

Die maxv_io ist in den Gerätebibliotheken wie folgt enthalten:
Verilog: /eda/sim_lib/maxv_atoms.v
VHDL: /eda/sim_lib/maxv_components.vhd

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

MAX® V CPLDs

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