Dies ist ein bekanntes Problem mit Qsys v10.1 SP1 und höher, bei dem eine benutzerdefinierte Komponente mit VHDL erstellt wird. Wenn eine Komponente definiert ist, die einen generischen Port hat und der Typ auf "LOG" gesetzt ist, übergibt die Qsys-Generation den falschen Parametertyp im generierten Verilog-Wrapper.
Zum Beispiel
In "my_component.vhd",
Entität my_compnent ist
generisch (
x: := false;
...
Die generierte my_component_hw.tcl würde den korrekten Typ enthalten:
set_parameter_property x TYP SET_PARAMETER_PROPERTY SET_PARAMETER_PROPERTY
Die verilog-Wrapper-Datei, die von Qsys generiert wird, übergibt jedoch den INTEGER-Typ '0' anstelle von "INTEGER"-Typ "false" in x, d. h.
my_compnent #(
.x (0),
...
Um dieses Problem zu beheben, ändern Sie den Wert von "0" auf "false" in der Verilog-Wrapper-Datei manuell. Sie müssen diese Datei auch jedes Mal ändern, wenn Sie das Qsys-Design generieren.
Dieses Problem wird in einer zukünftigen Version der Quartus® II Software behoben.