Wie überprüfe ich die korrekte Frequenz von divfwdclk, wenn im Quartus Prime TimeQuest Timing Report eine falsche Frequenz von divfwdclk angezeigt wird?

Die Frequenz von divfwdclk, die im Quartus® Prime TimeQuest Timing-Bericht für bestimmte Kombinationen von Datenrate und SERDES-Faktor in Stratix® V-Geräten angezeigt wird, kann falsch sein. Zum Beispiel:

Dynamische Phasenausrichtung aktivieren

Deserialisierungsfaktor = 10

Eingabedatumsrate = 150Mpbs

Eingangs-Taktfrequenz = 150 MHz

DPA-Modus: divfwdclk verwenden

Das divfwdclk sollte 150 MHz/10 = 15 MHz sein, aber TimeQuest meldet ein divfwdclk von 30 MHz.

Um dieses Problem zu umgehen, verwenden Sie den generierten Taktbefehl in einer Benutzer-SDC-Datei oder im TimeQuest Timing Analyzer, um das divfwdclk auf die richtige Frequenz zu unterteilen. Zum Beispiel:

create_generated_clock -name divfwdclk -source [get_pins {rx_cmp_inst| ALTLVDS_RX_component|auto_generated|rx_0|dpaclkin[0]}] -divide_by 2 [get_pins {rx_cmp_inst| ALTLVDS_RX_component|auto_generated|rx_0|divfwdclk}]