Artikel-ID: 000080111 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Was ist die Benennungskonvention für Stratix V IBIS-Modelle?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Die IBIS-Modelldateien, die von der Quartus® II Software für Stratix® V-Geräte generiert werden, enthalten nicht die Benennung für die Modelle innerhalb der IBIS-Modelldatei.

Die Bezeichnung für die IBIS-Modelle lautet wie folgt:

| Namensgebung
Alle Modelle folgen der folgenden Benennungsmethode __
bezieht sich auf:
lvttl – 3,3 V LVTTL
lvcmos – 3,3 V LVCMOS
25 – 2,5 V LVCMOS
18 – 1,8 V LVCMOS
15 – 1,5 V LVCMOS
12 – 1,2 V LVCMOS
hstl18i – 1,8 V HSTL Klasse I
hstl15i – 1,5 V HSTL Klasse I
hstl12i – 1,2 V HSTL Klasse I
hstl18ii – 1,8 V HSTL Klasse II
hstl15ii – 1,5 V HSTL Klasse II
hstl12ii – 1,2 V HSTL Klasse II
sstl2i – 2,5 V SSTL-Klasse I
sstl18i – 1,8 V SSTL Klasse I
sstl15i – 1,5 V SSTL Klasse I
sstl2ii – 2,5 V SSTL-Klasse II
sstl18ii – 1,8 V SSTL Klasse II
sstl15ii – 1,5 V SSTL-Klasse II
sstl135 - 1,35 V SSTL
sstl125 - 1,25 V SSTL
hsul12 – 1,2 V HSUL
lvds – 2,5 V LVDS
Minilvds – 2,5 V Mini-LVDS
rsds – 2,5 V RSDS
lvpecl25 - 2,5 V LVPECL
dhstl18i – Differential 1,8 V HSTL Klasse I
dhstl15i – Differential 1,5 V HSTL Klasse I
dhstl12i – Differential 1,2 V HSTL Klasse I
dhstl18ii - Differential 1,8 V HSTL Klasse II
dhstl15ii - Differential 1,5 V HSTL Klasse II
dhstl12ii - Differential 1,2V HSTL Klasse II
dsstl2i – Differential 2,5 V SSTL Klasse I
dsstl18i – Differential 1,8 V SSTL Klasse I
dsstl15i – Differential 1,5 V SSTL Klasse I
dsstl2ii – Differential 2,5 V SSTL Klasse II
dsstl18ii – Differential 1,8 V SSTL Klasse II
dsstl15ii – Differential 1,5 V SSTL Klasse II

bezieht sich auf:
Oben und unten I/O-Bank (beginnt mit dem Buchstaben "c"):
" – Spalteneingabe, DIFFIO_RX Pin
ctin – Spalteneingabe, DIFFIO_TX Stift
ccontroller – Spalten-I/O, DIFFIO_RX Pin
ctio – Spalten-I/O, DIFFIO_TX Pin

bezieht sich auf:
s0 – Langsame Slew-Rate
s1 – schnelle Slew-Rate
d12 – 12 mA Stromstärke
r25 – 25Er-Reihe – On-Chip-Beendigung ohne Kalibrierung
r50c - 50er Reihe– On-Chip-Beendigung mit Kalibrierung
e3r – Emulierte LVDS/mini-LVDS/RSDS mit 3 externen Widerstanden
p0 – Pre-Emphasis deaktiviert
p1 – Pre-Emphasis aktiviert
v0 – niedrige VOD
v1 – mittlere niedrige VOD
v2 – Mittlere hohe VOD
v3 – hohe VOD

|
Beispiel: lvcmos_crio_d16s3 bezieht sich auf den 3,3 V LVCMOS I/O-Standard mit 16-mA-Laufwerk
Stärke und schnelle Einstellung der Slew-Rate auf der I/O-Bank oben und unten
|

Zugehörige Produkte

Dieser Artikel bezieht sich auf 4 Produkte

เอฟพีจีเอ Stratix® V E
เอฟพีจีเอ Stratix® V GX
เอฟพีจีเอ Stratix® V GT
เอฟพีจีเอ Stratix® V GS

1

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.