Artikel-ID: 000080099 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 27.08.2013

Gibt es ein Problem, wenn PLLs verwendet werden, die kaskadierte Post-Scale-Zähler in Stratix III und Stratix IV-Geräten in der Quartus II Softwareversion 11.0SP1 und früher verwenden?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Für Stratix® III und Stratix IV-Geräte können die Quartus® II Softwareversionen 11.0 SP1 und früher die falschen Low-Frequency-Ausgangstakte generieren, wenn mindestens einer der PLLs kaskadierte Post-Scale-Zähler verwendet, um niedrige Ausgabe-Taktfrequenzen zu erreichen, und dass PLL in Ihrem Design mit einem anderen konferiert wird.

Die Quartus II Software kann PLLs zusammenführen, wenn zwei (oder mehr) ALTPLL-Instanzen in Ihrem Design zu einer PLL-Ressource kombiniert werden können.  Wenn beispielsweise zwei ALTPLL-Megafunktionen den gleichen Referenztakt, das gleiche Reset-Signal und jeweils Ausgabeuhren haben, die von einer einzigen PLL erzeugt werden können, werden sie in die gleiche Ressource aufgeteilt.

In den Quartus II Softwareversionen 11.0SP1 und früher implementiert die NSD-Funktion den kaskadierten Zähler nicht korrekt.  Der PLL-Nutzungsbericht zeigt, dass die vorgesehene Taktfrequenz implementiert wurde, und die Timing-Analyse wird mit der beabsichtigten Taktrate durchgeführt, aber die Taktausgabe hat möglicherweise nicht die gewünschte Ausgabefrequenz im Gerät.

Um dieses Problem zu umgehen, deaktivieren Sie "Auto Merge PLLs" für Ihr Projekt.  Diese Option finden Sie im Menü Zuweisungen – Einstellungen – Die Einstellungen für Die Mitverehrer – Weitere Einstellungen für Die Zuweisungen.

 

Zugehörige Produkte

Dieser Artikel bezieht sich auf 4 Produkte

Stratix® III FPGAs
เอฟพีจีเอ Stratix® IV GT
เอฟพีจีเอ Stratix® IV E
เอฟพีจีเอ Stratix® IV GX

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