Kritisches Problem
Das im DisplayPort verwendete Pixel-Clock-Wiederherstellungsmodul Intel® FPGA IP Pass-through-Designs kann Pixel-Takte bestimmter Auflösungen nicht wiederherstellen, und die fPLL verliert die Sperre. Dies ist auf Folgendes zurückzuführen:
1. Die Auflösungen, die ausfallen, führen zu einem Mvid-Wert, einer Integer-Teilmenge von Nvid. Zum Beispiel:
Bitrate = 270 MHz (HBR)
Erwartetes Pixel clk= 135 MHz
Mvid= \'h4000
Nvid= \'h8000
ODER
Bitrate = 540 MHz (HBR2)
Erwartetes Pixel clk= 539,98 MHz
Mvid= \'h7FFF (in der Nähe von Nvid)
Nvid= \'h8000
2. Der bruchteilale PLL MFRAC-Wert liegt außerhalb des empfohlenen Bereichs, der zwischen dem 0,05- und 0,95-Bereich liegen muss. Beachten Sie, dass sich der MFRAC-Wert vom K-Zählerwert ableitet. Weitere Informationen finden Sie unter AN661: Implementierung der Bruch-PLL-Neukonfiguration mit Altera PLL und Altera PLL-Neukonfiguration von IP-Kernen.
Option 1:
Vermeiden Sie die Verwendung der Pixel-Taktfrequenz, die zu einem Mvid-Wert mit Integer-Submultiple (oder in der Nähe) des Nvid-Wertes und des MFRAC-Wertes führt, der den empfohlenen Bereich übersteigt. So identifizieren Sie den MFRAC-Wert:
- SignalTap den K-Zählerwert.
K-Counter-Standort: bitec_clkrec:bitec_clkrec_i|bitec_fpll_cntrl:bitec_fpll_cntrl_i|bitec_fpll_reconf:vseries_reconfig.clkrec_pll_reconf_i|altera_pll_reconfig_top:bitec_fpll_reconf_inst|altera_pll_reconfig_core:NM28_reconfig.reconfig_core.altera_pll_reconfig_core_inst0|usr_k_value[31.0]
- Berechnen Sie den MFRAC-Wert.
MFRAC = K (in der Kennzahl)/2^32 (im Verhältnis 4.294.967.296).
Option 2:
Migrieren Sie Ihr Design auf Intel® Stratix® 10 Geräte, Intel® Arria® 10 Geräte oder Intel® Cyclone® 10 GX Geräte von Arria® V Gerät, Cyclone® V Gerät oder Stratix® V Gerätedesign.