Beschreibung
Dieser Fehler kann im ModelSim auftreten® Simulator, wenn Sie eine falsche Codierungsart für Module verwenden. In Verilog-1995 dürfen Moduldeklarationen nicht die Größe des zu erklärenden Ports enthalten. Sie dürfen nur den Namen enthalten. Die Größe des Ports muss nach der Moduldeklaration, in der der Porttyp angegeben wird, angegeben werden.
Die folgende Moduldeklaration ist beispielsweise illegal:
module abc (
port_a [15:0],
...
);
Die richtige Art, dieses Modul zu unterstützen, ist Folgendes:
module abc (
port_a,
...
);
input port_a [15:0];
...;
Durch Das Ändern aller Module vom ersten auf das zweite Coding-Format kann das Design im ModelSim-Simulator kompilieren und geladen werden.