Gibt es Bedenken bezüglich des DDR-Timings unter Verwendung Altera EMIF (External Memory Interface) IP, wenn mein Design die DCD-Prüfung (Duty Cycle Distortion) nicht erfüllt?

Falls Ihr Design die DCD-Compliance-Tests fehlschlägt, kann die Systemfunktionalität weiterhin über PVT (Prozess, Spannung und Temperatur) garantiert werden, wenn Folgendes zutrifft:

Alle Speicherzeitparameter werden in der EMIF IP-GUI (Grafische Benutzeroberfläche) korrekt festgelegt, je nach Speichergeschwindigkeitsstufe und beziehen sich auf das Datenblatt des Speicheranbieters

Alle Effekte auf Mainboard-Ebene werden unter der Registerkarte Mainboardeinstellungen korrekt eingegeben. Um diese für Ihr Mainboard repräsentativen Werte zu erhalten, müssen Sie HyperLynx oder einen ähnlichen Simulator verwenden.

Die EMIF-Timing-Analyse in Ihrem Design ist von einer positiven Spanne aus der TimeQuest Timing-Analyse

• Altera externe Speicher-Schnittstellen-Timing-Analyse der Quartus® II Software ist eine vollständige Analyse auf Systemebene, einschließlich PCB-Effekten wie ISI, SSI, FPGA Effekten wie Rise/Fall-Modellierung auf DQ/DQS/CK sowie DCD, und Speichergeräteeffekten wie tDQSQ, tQH, tDS, tDH, tIS, tBACK, tDQSCK, Speicherkalibrierung.