Kritisches Problem
Beschreibung
Wenn Sie ein Verilog HDL-Modell für eine CPRI IP-Kernveränderung generieren die eine Datenrate von 4,915 Gbit/s, 6,144 Gbit/s oder 9,8 Gbit/s hat und zielt auf ein Arria V GZ, Arria V GT oder Stratix V-Gerät, das Verilog ab HDL-Modell schlägt Simulation der HDLC-Funktionalität mit der Demo fehl Testbench. Der IP-Kern löscht einige HDLC-Daten.
Lösung
Dieses Problem hat keine Problemumgehung. Generieren und Simulieren einer VHDL Modell anstelle eines Verilog HDL-Modells für diese CPRI IP-Kernvarianten, wenn Sie HDLC-Funktionalität simulieren möchten.
Dieses Problem wird in einer zukünftigen Version des CPRI MegaCore behoben Funktion.