Artikel-ID: 000079826 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Warum sind die mem_dm Pins in meinem Stratix III DDR2 UniPHY-Design in 11.1 nicht trainiert?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung Stratix® III DDR2 UniPHY verwendet Makro-Timing-Modelle für die DQ- und DM-Pins, damit für diese Pins keine Ausgabeverzögerungsbeschränkungen erforderlich sind. Da diese Pins nicht trainiert sind, sollten die Pfade zu diesen Ausgängen in der SDC-Datei durchtrennt werden. Megawi asciid fügt den DQ-Pins automatisch die Cut-Path-Zuweisungen im SDC hinzu, fügt sie aber nicht für die DM-Pins hinzu, die zur nicht trainierten Pfadnachricht führen. 
    Lösung Wenn Sie nicht möchten, dass die DM-Pins als nicht trainiert angezeigt werden, können Sie den abgeschnittenen Pfad zur SDC-Datei hinzufügen, wie die DQ-Pins. Unabhängig davon, ob Sie dies tun oder nicht, hat keine Auswirkungen auf die tatsächliche Implementierung des Designs.

    Zugehörige Produkte

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    Stratix® III FPGAs

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