Kritisches Problem
VHDL-Varianten des CPRI v6.0 IP-Kerns, die auf eine Arria V GZ oder Stratix V Gerät kann mit dem Synopsys VCS-MX nicht simuliert werden Simulator.
Um dieses Problem zu vermeiden, können Sie den IP-Kern mit dem Mentor GrafikmodellSim Simulator.
Alternativ können Sie dieses Problem auch manuell beheben. Änderungen am generierten RTL-Code. Nachdem Sie Ihre Design, müssen Sie die pll_sim.vhd-Datei manuell ändern dass der externe TX PLL IP-Kern generiert wird, bevor Sie Ihre Design.
Sie müssen den Typ in den Deklarationen und der Logik ändern für
die pll_fb_sw, fboutclkund hclk Signale
zu std_logic_vector, indem Sie die folgenden Änderungen vornehmen
in der Datei:
Ersetzen Sie diesen Text in der Komponentendeklaration
pll_fb_sw : in std_logic := \'X\';
fboutclk :out std_logic;
hclk : out std_logic
mit diesem Text:
pll_fb_sw : in std_logic_vector(0 downto 0) := (others
=> \'X\');
fboutclk :out std_logic_vector(0 downto 0);
hclk : out std_logic_vector(0 downto 0);
Ersetzen Sie diesen Text in der Port-Karte
pll_fb_sw => \'0\',
mit diesem Text:
pll_fb_sw => "0",
Dieses Problem wurde in Version 14.1 des CPRI v6.0 IP-Kerns behoben.