Artikel-ID: 000079782 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Ich habe mein Design zusammengestellt und es funktionierte im Labor. Ive hat das gleiche RTL in der gleichen Version der Quartus® II Software neu kompiliert und es funktioniert nicht. Was könnte falsch sein?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Überprüfen Sie die folgenden häufigen Problembereiche, die sich auf ein Design auswirken können, das von marginalen Änderungen betroffen sein kann:

 

  1. Analoger Vergleich:

·         Stromversorgung und Erdung nicht innerhalb der Spezifikation

·         Unzureichende Entkopplung

·         Rausch-/Signalintegrität

 

  1. Zeiteinschränkungen

·         Unvollständige Beschränkungen

·         Ungenaue Beschränkungen

·         Schlechte Timing-Ausnahmebeschränkungen

 

  1. Unsachgemäße Handhabung von async-Schnittstellen

·         Verwenden Sie den Design Assistant, um Ihr Design zu verifizieren. Hier finden Sie nützliche Informationen zur Problemlösung

·         Strukturen zurücksetzen

·         Übertragungen von Clock-Domain-Übertragungen

·         Signalübertragung

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    Dieser Artikel bezieht sich auf 1 Produkte

    Stratix® III FPGAs

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