Wie kann ich Stratix V-Designs in VHDL mit der Software ModelSim-Altera Starter Edition simulieren?

Aufgrund eines Problems in den ModelSim-Altera Starter Edition Softwareversionen 6.6c und 6.6d können Designs in VHDL, die auf Stratix® V-Geräte ausgerichtet sind, nicht simuliert werden. Dieses Problem beeinflusst die ModelSim-Altera Edition-Software nicht. Diese Versionen der ModelSim-Altera Starter Edition werden mit den Altera Complete Design Suite Versionen 10.1 und 11.0 geliefert.

Aufgrund dieses Problems können Fehler wie die folgenden auftreten:

# ALTERA version supports only a single HDL
# ** Fatal: (vsim-3612) Instantiation of 'stratixv_ds_coef_sel' failed. Unable to check out Verilog simulation license.

Verwenden Sie eine der folgenden Optionen, um dieses Problem zu beheben:

• Simulieren Sie Ihr Design, das auf Stratix V-Geräte ausgerichtet ist, mit Verilog HDL.
• Simulieren Sie Ihr Design, das auf Stratix V-Geräte ausgerichtet ist, mit der ModelSim-Altera Edition-Software.

Dieses Problem wurde ab der ModelSim-Altera Starter Edition Softwareversion 10.0c mit der Altera Complete Design Suite Version 11.1 behoben.