Aufgrund eines Problems in der Cyclone® IV FPGA PCIe Hard IP PMA könnte der Link im " Detect.Active" -Zustand feststecken.
Dies liegt daran, dass der Transceiver-Empfänger die Logik zur Erkennung eines PHYSTATUS-Impulses nicht an die PIPE-Schnittstelle an den harten IP-Kern zurücksendet, wenn der niedrige Zeitraum von zwei TxDetectRx weniger als 544 ns beträgt.
Manuelles Ändern der Hard IP Reset Logik, um das CRST- und SRST-Signal für mindestens 1 us zu behaupten.
Sie können die folgenden Dateien verwenden, um die erforderlichen Änderungen für die Avalon® Speicher zugeordneten Schnittstellen anzuzeigen, um die oben genannten Anforderungen zu erfüllen.
- pcie_compiler_0 (.v): Die reset-Logik kann mit dem Schlüsselwort new auf mehreren Zeilen angezeigt werden. Stecken Sie diese Zeilen in Ihre Instanziationsdatei für Avalon Speicher zugeordneten Schnittstellen.
- pcie_compiler_0 (.vhd): Mit dem Schlüsselwort new können Sie die Reset-Logik auf mehreren Zeilen finden. Stecken Sie diese Zeilen in Ihre Instanziationsdatei für Avalon Speicher zugeordneten Schnittstellen.
Dieses Problem wurde in Platform Designer-Implementierungen der Cyclone IV PCIe Hard IP behoben.