Artikel-ID: 000079723 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Warum verletzen DDR-SDRAM-, DDR2-SDRAM- und DDR3-SDRAM-Altmemphy- und UniPHY-basierte Controller das im Speichervorgabe-Editor in der Controller-GUI angegebene maximale Aktualisierungsintervall?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Der Controller übernimmt keine Garantie dafür, dass eine Aktualisierung innerhalb der im vordefinierten Editor angegebenen Zeit erfolgt. Je nachdem, was der Controller macht und wie die Bank angegeben hat, kann dies eine Zeit dauern. Wenn der Aktualisierungs-Interrupt während sequentieller Burst-Transaktionen stattfindet, kann es 135 nm später als der optimale Zeitpunkt sein.

Problemumgehung besteht darin, tREFI im vordefinierten Editor auf einen Arbeitswert von 7,6us zu reduzieren. Diese 200-nm-Reduzierung wird von Altera empfohlen, auf der sicheren Seite zu sein.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 9 Produkte

เอฟพีจีเอ Cyclone® IV GX
เอฟพีจีเอ Cyclone® III LS
Cyclone® III FPGAs
เอฟพีจีเอ Stratix® V GX
เอฟพีจีเอ Stratix® IV GT
เอฟพีจีเอ Stratix® IV E
เอฟพีจีเอ Stratix® IV GX
Stratix® III FPGAs
เอฟพีจีเอ Arria® II GX

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