Der Quartus® II-Compiler schlägt bei Stratix® II GX-Designs mit Transceivern fehl, die je nach Kanalplatzierung in den Konfigurationen Bonded x4 (PCI Express (PIPE) x4, XAUI und Basic x4) und Bonded x8 (PCI Express (PIPE) x8) konfiguriert s...

Die Quartus® II-Software erfordert bestimmte Kanalplatzierungen für die folgenden Bonded-Channel-Konfigurationen, um das Design erfolgreich zu kompilieren.

1) x4 Bonded Channel Konfigurationen:

In den Modi PCI Express (PIPE) x4 und XAUI sind sowohl der Sender- als auch der Empfängerkanal miteinander verbunden. Im Basic x4-Modus werden nur die Senderkanäle gebündelt.

a) Für eine PCI Express (PIPE) x4- oder XAUI-Implementierung müssen Sie die ALT2GXB logischen Kanäle wie folgt mit den physischen Kanälen verbinden:

• Logischer Kanal 0 (tx_dataout[0]/rx_datain[0]) -> Physikalischer Kanal 0 im Transceiver-Block
• Logischer Kanal 1 (tx_dataout[1]/rx_datain[1]) -> physischer Kanal 1 im Transceiver-Block
• Logischer Kanal 2 (tx_dataout[2]/rx_datain[2]) -> Physischer Kanal 2 im Transceiver-Block
• Logischer Kanal 3 (tx_dataout[3]/rx_datain[3]) -> Physischer Kanal 3 im Transceiver-Block

b) Für eine Basic x4-Implementierung müssen Sie die ALT2GXB logischen Kanäle wie folgt mit den physischen Kanälen verbinden:

• Logischer Kanal 0 (tx_dataout[0]) -> physischer Kanal 0 im Transceiver-Block
• Logischer Kanal 1 (tx_dataout[1]) -> Physischer Kanal 1 im Transceiver-Block
• Logischer Kanal 2 (tx_dataout[2]) -> Physischer Kanal 2 im Transceiver-Block
• Logischer Kanal 3 (tx_dataout[3]) -> Physischer Kanal 3 im Transceiver-Block

Die Quartus® II-Software generiert Kompilierungsfehler, wenn die logischen Kanäle nicht wie oben empfohlen mit den physischen Kanälen verbunden sind.

Für eine x4-gebundene Konfiguration empfiehlt Altera, die physischen Kanäle 0, 1, 2 und 3 im Transceiver-Block mit den Lanes 0, 1, 2 bzw. 3 des jeweiligen Steckverbinders zu verbinden.

2) x8 Bonded Channel Konfigurationen:

Für eine PCI Express (PIPE) x8-Implementierung müssen Sie die ALT2GXB logischen Kanäle wie folgt mit den physischen Kanälen verbinden:

• Logischer Kanal 0 (tx_dataout[0]/rx_datain[0]) -> physischer Kanal 0 im Master-Transceiver-Block
• Logischer Kanal 1 (tx_dataout[1]/rx_datain[1]) -> Physischer Kanal 1 im Master-Transceiver-Block
• Logischer Kanal 2 (tx_dataout[2]/rx_datain[2]) -> Physischer Kanal 2 im Master-Transceiver-Block
• Logischer Kanal 3 (tx_dataout[3]/rx_datain[3]) -> physischer Kanal 3 im Master-Transceiver-Block
• Logischer Kanal 4 (tx_dataout[4]/rx_datain[4]) -> physischer Kanal 0 im Slave-Transceiver-Block
• Logischer Kanal 5 (tx_dataout[5]/rx_datain[5]) -> physischer Kanal 1 im Slave-Transceiver-Block
• Logischer Kanal 6 (tx_dataout[6]/rx_datain[6]) -> physischer Kanal 2 im Slave-Transceiver-Block
• Logischer Kanal 7 (tx_dataout[7]/rx_datain[7]) -> physischer Kanal 3 im Slave-Transceiver-Block

Die Quartus® II-Software generiert Kompilierungsfehler, wenn die logischen Kanäle nicht wie oben empfohlen mit den physischen Kanälen verbunden sind.

Für eine PCI-Express-x8-Verbindung empfiehlt Altera, die physischen Kanäle 0, 1, 2, 3, 4, 5, 6 und 7 im Transceiver-Block mit den PCI-Express-Edge-Steckspuren 0, 1, 2, 3, 4, 5, 6 bzw. 7 zu verbinden.

Informationen zum legalen physischen Kanal für die PCI-Express-x8-Lane-Zuordnung in allen anderen Stratix II GX-Geräten finden Sie im Abschnitt "Transceiver-Taktverteilung" im Kapitel "Überblick über die Stratix II GX Transceiver-Architektur" in Band 2 des Handbuchs für Stratix II GX-Geräte.