Ja. Alle auf QDLICH/II SRAM und RLDRAM II basierenden UniPHY-Designs mit voller Rate, die in Quartus erstellt wurden® II Software-Version 10,0SP1 und früher kann es zu zeitweiligen Kalibrierungsfehlern in der Hardware geben. Bei mehreren Rekalibrierungs-/Reset-Zeiten kann ein Kalibrierungsfehler auftreten. Der Kalibrierungsfehler ist auf eine unzuverlässige Übertragung von Read-FIFO-Reset-Signalen von der Sequencer-Domäne (AFI-Clock-Domain) in den Lesedatenpfad (Read-Capture-Clock-Domain) zurückzuführen.
Im Full-Rate-Design sind zwei Taktzyklen des Read FIFO Reset-Signals im Sequencer erforderlich, um sicherzustellen, dass das Reset-Signal im Lesedatenpfad korrekt erfasst wird. Das Read FIFO Reset-Signal wird jedoch nur für einen Taktzyklus im Sequencer bestätigt. Darüber hinaus gibt es im Clock-Cross-Path eine Kombinationslogik, die dazu führt, dass die Reset-Signalübertragung nicht robust genug ist. Dies führt dazu, dass FIFO während der Kalibrierung nicht korrekt geleiert wird.
Die Problemumgehung bei diesem Problem besteht darin, den Quartus II Software-Patch unten in der Quartus II Software 10.0SP1 zu installieren und die IP erneut zu generieren. Dieses Problem wird in zukünftiger Version der Quartus II Software behoben.
Laden Sie die entsprechende Quartus II Softwareversion 10.0SP1 Patch 1.150 über die folgenden Links herunter: