Beschreibung
Dieser Fehler kann beim Kompilieren Ihres RTL im ModelSim-Simulator angezeigt werden, wenn Sie eine LCELL in Großbuchstaben in Ihrer Verilog HDL-Designdatei instanziieren.
Lösung
Um diesen Fehler zu vermeiden, instanziieren Sie LCELL in Kleinbuchstaben in Ihrer Verilog HDL-Designdatei.