Beschreibung
Die Stratix IV® Hard IP für PCI Express® in VHDL weist eine Inkonsistenz gegenüber ihrem Verilog HDL-Pendant auf. Diese Inkonsistenz kann bei bestimmten Adressen auf der TX-Schnittstelle Fehler in einem PCIe-Design verursachen.
Lösung
Ändern Sie in altpcierd_write_dma_requester_128.vhd in Zeile 1036:
tx_desc_addr <= tx_desc_addr_pipe;
An
tx_desc_addr < = tx_desc_addr tx_length_byte_32ext;