Artikel-ID: 000079664 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 15.04.2021

Fehler: IR FIFO USERDES Block-Knoten 'lvds_rx:lvds_rx_inst0|altlvds_rx:ALTLVDS_RX_component|lvds_rx_lvds_rx:auto_generated|sd2' ist nicht korrekt am "WRITECLK"-Port angeschlossen

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® II Softwareversion 12.1 und neuer wird dieser Fehler möglicherweise bei Cyclone® V-Geräten angezeigt, wenn sie den ALTLVDS_RX Intel FPGA IP im EXTERNEN PLL-Modus (Phase-Locked Loop) verwenden.

    Fehler: IR FIFO USERDES Block node 'lvds_rx:lvds_rx_inst0|altlvds_rx:ALTLVDS_RX_component|lvds_rx_lvds_rx:auto_generated|sd2' ist nicht korrekt am "WRITECLK"-Port angeschlossen. Sie muss mit einem der unten aufgeführten gültigen Ports verbunden sein. Info: Kann mit dem LOADEN-Port von arriav_pll_lvds_output VERBUNDEN werdenWYGInfo: Kann an den OUTCLK-Port von generic_pll ANgebunden werden. GENERIC_PLL: Kann an den LVDSCLK-Port von cyclonev_pll_lvds_output KOPPELSIWYGInfo angeschlossen werden: Kann mit dem OUTCLK-Port von arriav_clkena STANDBYSIWYG verbunden werden

    Lösung

    Um dieses Problem zu umgehen, muss ein LVDS-Puffer zwischen der externen PLL- und der AltLVDS-Instanz auf dem rx_inclock und den rx_enable Ports eingefügt werden.

    Lesen Sie die entsprechende Lösung im Abschnitt Zugehörige Artikel , um zu erfahren, wie Sie einen mittleren LVDS-Puffer zwischen der externen PLL und altLVDS-Intel FPGA IP hinzufügen.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 6 Produkte

    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Cyclone® V E
    เอฟพีจีเอ Cyclone® V GX
    Cyclone® V SX SoC-FPGA
    Cyclone® V SE SoC-FPGA
    Cyclone® V ST SoC-FPGA

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