Artikel-ID: 000079654 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 17.10.2013

Warum tritt beim Zugriff auf den DDR3-Speicher manchmal eine Verzögerung auf?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Wenn in der Quartus® II Software Version 12.1 die UniPHY DDR3 IP-Konfiguration für eine Single-Rank-Schnittstelle gilt und diese Voraussetzungen erfüllt, ist DQS-Verfolgung aktiviert:

    Intel® Stratix® V, Arria® V GZ.   Speichertaktfrequenz > = 750 MHz

    Arria® V (GX, GT, SX, ST): Speicher-Taktfrequenz > = 534 MHz.  Für ein Gerät mit -5 Geschwindigkeit, wenn die Speichertaktfrequenz > = 450 MHz beträgt.

     

    Während der DQS-Verfolgung sieht die Anwendung des Benutzers eine Verzögerung beim Abrufen des DDR3-Speicherzugriffs.

    Es gibt zwei verschiedene Arten von Verzögerungen:

    1) DQS-Tracking-Proben treten nach jedem Speicheraktualisierungszyklus auf und werden im Speicher gelesen. Für eine Schnittstelle mit Viertelrate dauert dies in der Regel rund 800 nm.
    2) DQS-Tracking-Updates: Sobald ausreichende DQS-Tracking-Proben durchgeführt wurden, tritt ein Update der DDR3-Datenpfad-I/O-Verzögerungseinstellungen auf, was zu einer längeren Verzögerung führt. DQS-Tracking-Updates nehmen mindestens 4us in Anspruch und steigen mit der Anzahl der DQS-Gruppen in der Schnittstelle.

    Wenn diese Verzögerungen Ihre Anwendung nicht beeinflussen, müssen Sie nichts ändern.
    Wenn sich diese Verzögerungen auf Ihre Anwendung auswirken, können Sie die problemumgehung unten verwenden.

    Lösung

    1) Bearbeiten Sie die DDR3-IP-Datei der obersten Ebene im Abschnitt "Informationen zum Abrufen von Parametern" und setzen Sie diese beiden Parameter wie unten gezeigt:-

    generischer Name="FORCE_DQS_TRACKING" value="DEAKTIVIERT"
    generic name="ENABLE_EXTRA_REPORTING" value="true" (Ändern Sie diesen Parameter nur, wenn die IP in Quartus® II 12.1 generiert wird.  Wenn in der Quartus® II Softwareversion 12.1SP1 oder neuer generiert wird, wird das postamble Timing standardmäßig gemeldet)

    2) Die IP erneut erstellen.

    3) Kompilieren Sie das Projekt.

    4) Zeitquest-Bericht DDR beobachten.

    Es werden zusätzliche Zeitplanungsspannen angezeigt, einschließlich Postambel. DQS-Tracking wirkt sich nur auf das postamble Timing aus.

    Wenn das postamble Timing in allen Timequest Timing-Modellfällen positive Margen hat (langsam und schnell bei den Temperaturgrenzen), kann der generierte IP-Code mit deaktivierter DQS-Verfolgung in Ihrem Projekt verwendet werden.

    Wenn andere TimeQuest Report DDR Timing-Margen einen negativen Spielraum aufweisen, ist dies ein anderes Problem, das gelöst werden muss.

    Wenn das postamble Timing einen negativen Spielraum zeigt, wenden Sie sich bitte an Altera.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 9 Produkte

    เอฟพีจีเอ Arria® V GT
    Arria® V SX SoC-FPGA
    Arria® V ST SoC-FPGA
    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Arria® V GZ
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Stratix® V E
    เอฟพีจีเอ Arria® V GX

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